디자인의 크기가 수만 ~ 수십만 Gate로 증가하고 디자인 기간이 단축이 관건이 되자 디자이너들은 기존의 Schematic 디자인 방식에서 Hardware Description Language (VHDL, Verilog-HDL) Base의 디자인 방향으로 전환해 가고 있습니다.  따라서 이러한 Language Base의 디자인의 경우 디자인 File자체의 컴파일, 디버깅 및 시뮬레이션을 위하여 VHDL전용 시뮬레이터 툴인 ModelSim/VHDL Simulator를 사용하여 컴파일, 디버깅 및 시뮬레이션 작업을 수행합니다.

하지만 이러한 디자인의 컴파일, 디버깅 및 시뮬레이션의 일련의 작업이 끝난 후 Logic Synthesis와 Placed & Route후에 Timing Simulation을 위해서 각 벤더의 시뮬레이터를 사용하게 됩니다.  그러나 Placed Route작업 후의 타이밍 데이터들은 각 고유의 Command를 사용하여 Test Vector를 작성하여야 하며, 기존의 VHDL로 작성된 테스트 벡터를 사용할 수 없다는 즉 다시 말해서, Golden Vector를 활용할 수 없다는 문제가 생기게 되므로 그만큼 디자인 속도와 신뢰도가 떨어지게 됩니다.

이에 기존의 VHDL로 작성한 테스트 벡터 (Golden Vector)를 사용하여 ModelSim /VHDL Simulator상에서 Timing Simulation을 손쉽게 수행할 수 있게 하기 위해 - 즉 다시 말하면, Design Cycle을 단축하고 신뢰성을 높이기 위해, VHDL Initiative Towards ASIC Libraries (VITAL)이라는 새로운 타이밍에 관련된 라이브러리를 적용하여 시뮬레이션을 합니다.  이 방법을 사용함은 테스트 벡터를 새로이 작성하지 않고, Golden Vector를 사용할 수 있다는 점에서 디자인 사이클을 단축하고, 디자인 자체의 신뢰성을 높이며, 정확도를 높일 수 있다는 장점을 가집니다.  따라서 전 세계적으로 ASIC및 FPGA Vendor에서는 VHDL Initiative Towards ASIC Libraries (VITAL)이라는 라이브러리의 개발과 사용이 진행되고 있으며, 이러한 확산에 힘입어 IEEE Consulting Group에서는 VITAL라이브러리를 스탠다드화 하고 있습니다.

따라서, VHDL Simulator를 선정하기 위해서는 반드시 VITAL Library의 지원 여부를 집고 넘어가야 할 사항이라 할 수 있습니다.