Author: 진 선옥 기자 (Editor-in-Chief / Nikkei Electronics Asia-Korea)
Source: Nikkei Electronics Asia, April 2000 / Vol.2 No.4
Date: 2000.5.16

System on a Programmable Chip
대용량 FPGA, 시스템 설계 대체

지난 86년 국내시장에 처음으로 소개되었던 PLD는 이동통신 시장이 본격화되기 시작한 93년 이후 연평균 30% 이상의 급속한 성장세를 기록하며, 반도체 시장의 중심축으로 떠올랐다.  최근에는 가격, 성능, 용량 등 다양한 PLD 제품군들이 대거 시장에 소개되면서 어플리케이션 분야도 큰 폭으로 확대되고 있다.  특히 PLD 단일 칩으로 시스템 레벨의 설계가 가능한 백만 게이트 급의 대용량 FPGA가 속속 출시되고 있는데다 올해안에는 4백만 게이트에 달하는 FPGA도 공급될 것으로 보여 대용량 FPGA 시장이 본격화될 전망이다.

FPGA와 ASIC의 경계선이 무너지기 시작했다.  PLD 단일 칩으로 시스템 레벨의 설계가 가능한 백만 게이트 급의 대용량 FPGA가 속속 출시되고 있는데다 올해안에는 4백만 게이트에 달하는 FPGA도 공급될 것으로 보여 대용량 FPGA시장이 본격화될 전망이다.

세계 최대의 PLD 공급업체인 자일링스와 알테라는 지난해 백만 게이트 레벨의 FPGA인 Virtex와 APEX를 각각 선보이고 이 시장을 둘러싼 경쟁가도에 돌입했다.  SRAM 기반의 FPGA 시장에서 이미 XC4000 시리즈와 Flex10K 제품군으로 1차전을 치룬바 있는 이 두 업체는 이번 Virtex와 APEX 제품출시로 다시금 양보할 수 없는 제 2 라운드 경쟁에 나섰다.

System on a Programmable 시장을 겨냥하고 있는 APEX와 Virtex는 현재 마켓에 공급되고 있는 FPGA중 최대 용량의 제품들로 국내에서도 이미 IMT-2000 시스템 및 단말기를 비롯해 원 칩 솔루션을 구현하려는 여러 개발 분야에서 점차 수요가 확대되고 있다.

한계를 파괴하는 PLD
PAL에서 FPGA까지

PLD는 지난 1970년대 중반 MMI라는 회사가 처음 개발한 PAL제품이 그 시초라 할 수 있다.  바이폴라 테크놀로지를 이용한 PAL은 OTP (One Time Programmable) 타입이기는 하지만 반도체 역사상 최초로 프로그램 가능한 아키텍처를 구현했다는 점에서 지금의 PLD 제품의 모체라 볼 수 있다.

이후 1983년에 알테라가 EPROM을 기반으로 한 EPLD (Erasable Programmable Logic Device) 를 개발함으로써 자외선과 전기적 신호를 이용해 쓰고, 지우기가 가능한 프로그래머블 디바이스인 Classic이라는 제품을 선보였는데 이를 통해 지금의 CPLD (Complex Programmable Logic Device) 시장이 본격화 되었다.  당시 반도체 칩 위에 유리창이 달려있던 제품들이 바로 EPROM을 사용해 프로그래밍을 했던 PLD 디바이스들이다.

AMD로 인수되었던 MMI의 기존 멤버들이 벤처로 창립한 래티스도 CPLD시장의 선도주자 중 하나다.  CMOS 테크놀로지를 이용한 EEPROM 기반의 SPLD (Simple PLD) 인 GAL을 처음 개발했고 현재 High Density CPLD 시장에서 빠르게 성장하고 있다.

게이트 어레이 아키텍처에서 출발한 FPGA (Field Programmable Gate Array) 는 1985년, 자일링스가 XC2064라는 제품을 통해 처음으로 선보인 개념이다.

EEPROM 기반의 CPLD와는 달리 SRAM 아키텍처를 채택하고 있는 FPGA는 CPLD에 비해 속도와 성능면에서는 저조했지만 대용량을 구현하는데 있어 유리하다는 장점 때문에 ASIC 프로토타입으로 각광을 받았다.  최근에는 FPGA 기술이 발전하면서 성능면에서도 CPLD에 근접하고 있는데다 가격면에서도 크게 향상돼 마켓영역이 꾸준히 확대되고 있다.

현재 FPGA는 이러한 전통적인 SRAM 기반 제품들 이외에도 앤티퓨즈 (Antifuse) 방식의 FPGA를 비롯해 플래시 타입 제품들도 공급되고 있다.

액텔과 퀵로직이 공급하고 있는 앤티퓨즈 방식의 FPGA는 OTP 타입으로 프로그래밍을 한번밖에 할 수 없고 프로세스 공정상 대용량 구현이 어렵다는 단점을 가지고 있으나 라우팅 리소스가 풍부하고 스피드면에서 매우 탁월한 성능을 제공한다.  또한 보안성이 탁월해 군사용 어플리케이션 분야나 게임기, 가라오케 같은 니치 마켓에서 좋은 반응을 얻고 있다.

플래시타입 FPGA는 초기 시장진입 단계로 아직 사용자가 많지는 않지만 SRAM 타입 FPGA와는 달리 별도의 PROM을 쓰지 않고도 라우팅이 가능해 원 칩 솔루션을 구현할 수 있고 스위치 사이즈가 12분의 1 수준에 불과해 다이 사이즈를 줄이고 전력소모를 절감할 수 있다는 장점을 가지고 있다.  플래시 타입 FPGA는 GateField가 처음 개발한 제품으로 현재 액텔이 공급하고 있다.  (표 1 참조)

<표 1> PLD 공급업체별 제품현황

ASIC 성장률 선회
PLD, 올 34억 달러 예상

1980년대 초반 벤처기업으로 출발했던 PLD 업체들은 이제 반도체 시장의 중심축으로 급성장했다.  지난해 세계 PLD 시장규모는 26억 달러에 달했고 올해에는 34억 달러 규모에 이를 전망이다.  최근 미국의 한 시장조사기관의 자료에 따르면 PLD 시장의 성장률이 ASIC 시장의 성장률을 상회하면서 향후 몇 년안에 마켓상황이 역전될 것으로 예상되고 있다.

제품의 기술개발 추이에 있어서도 어느 영역보다 빠른 변화와 성장을 가져왔다.  게이트 사이즈의 경우 3년전만 해도 FPGA의 최대 용량은 5만 게이트 정도에 불과했다.  그러나 지난해에 이미 2백만 게이트 FPGA가 상용화되었고 올해안에는 최대 3백 20만 게이트 레벨의 제품도 선보일 예정이다...

가격면에서도 급격한 하락세가 지속되면서 3년전과 비교했을 때 거의 10배에 가까운 하락률을 보이고 있다.  최근에는 10만 게이트당 가격이 10달러선까지 떨어져 있다.

이제 PLD 시장은 가장 급성장 하는 반도체 중의 하나로 손꼽히고 있으며, 단지 개발 초기의 프로토타입으로 인식되었던 초기 상황과는 완전히 달라졌다.  PLD 시장은 이제 그 한계선을 파괴해 달리고 있다.

세계 PLD 시장의 선두를 달리고 있는 알테라와 자일링스는 FPGA와 CPLD 제품라인을 모두 공급하고 있다.  알테라는 SRAM 기반의 FPGA를 비롯해 EEPROM 타입의 CPLD를 공급하고 있으며, 자일링스는 SRAM 타입 FPGA와 플래시 기반의 CPLD 제품을 가지고 있다.  자일링스는 최근 필립스의 CPLD 라인인 쿨러너 제품군을 인수하기도 했다.

High Density CPLD 분야에서 세계 2위를 기록하고 있는 래티스는 EEPROM 기반의 CPLD를 비롯해 최근에는 아날로그 기능을 프로그래밍 할 수 있는 isPAC을 발표하기도 했다.  래티스는 지난해 CPLD 시장의 3위를 차지했던 밴티스를 인수, 합병했다.

이외에도 앤티퓨즈 방식의 FPGA를 공급하고 있는 액텔과 퀵로직, 그리고 알테라 5000 시리즈를 인수하고 최근 EEPROM 방식의 CPLD를 개발, PLD 시장에 새롭게 진출하고 있는 싸이프레스를 비롯해 루슨트, TI, ICT, WSI, DynaChip등 13개 업체들이 이 시장에서 활발히 뛰고 있다.

수백만 게이트의 로직을
CLB와 MegaLAB으로 완성

PLD 시장의 또 하나의 쾌거라 볼 수 있는 수백만 게이트 레벨의 FPGA의 출현은 개발 툴과 디자인 방법에 대한 새로운 시대를 예고하고 있다.  시스템 온 칩을 프로그래머블 디바이스 안에 구현함으로써 칩 하나에 시스템 단위의 모든 기능을 집적시키는 일이 가능해졌고 ASIC과는 달리 설계상의 유연성과 Time-to-Market 대응에 유리해 시스템 온 칩 설계환경을 빠르게 정착시키는데 기여할 것으로 보인다.

자일링스의 버텍스와 알테라의 APEX로 대별되는 이 대용량 FPGA는 기존 아키텍처를 그 기반으로 하고 있지만 30여개에 달하는 I/O 표준을 지원하고 새로운 형태의 임베디드 블록과 대용량 게이트 사이즈 및 메모리를 비롯해 시스템 레벨에서 요구되는 다양한 기능 등을 원 칩에 구현함으로써 PLD 기술의 새로운 시대를 열고 있다.

APEX와 버텍스는 모두 SRAM 방식의 FPGA로 동일한 공정기술을 기반으로 하고 있지만 기본 아키텍처에 있어서는 서로 다른 구조를 채택하고 있다.  우선 전체적인 구조에 있어서 알테라의 APEX는 2Kbit의 메모리와 CPLD 블록으로 이루어진 ESB (Embedded System Block) 와 MegaLAB, 그리고 I/O 블록으로 구성되어 있고 자일링스의 버텍스는 CLB (Configurable Logic Block) 와 BlockRAM, 그리고 I/O 블록으로 이루어져 있다.

APEX에 구현된 MegaLAB은 LAB (Logic Array Block) 16개와 2Kbit의 RAM을 블록화한 것으로 각각의 LAB는 LE (Logic Element) 가 160 개에 달한다.  알테라가 LE라고 부르는 로직단위는 FPGA의 기본 구조인 4-인풋 LUT (Look up Table) 와 플립 플롭 (Flip-Flop) 을 결합한 것이다.  (그림 1 참조) 알테라는 Flex10K 시리즈를 비롯해 자사의 FPGA를 구현하는데 있어 이러한 LE를 블록화한 LAB 구조를 채택하고 있다.

<그림 1> APEX 20K Logic Element

알테라의 8K, 10K 제품군에서는 LE 8개를 블록화한 LAB가 사용되었고, 6K와 APEX 제품군에서는 10개의 LE를 하나의 LAB로 구현한 로직 블록이 사용되었다.  (그림 2 참조)  APEX에서는 이러한 기본 구조를 바탕으로 LAB 16개를 블록화한 MegaLAB 구조를 통해 대용량을 구현하고 있다.  (그림 3 참조)  현재 APEX는 최대 24,320 (대략 1백 50만 게이트) 개의 LE를 가지고 있는 600E 디바이스를 공급하고 있다.

<그림 2> LAB 구조

<그림 3> 알테라 아키텍처의 진보

알테라의 이러한 LAB 구조는 로직을 일정 용량 만큼씩 블록화함으로써 하나의 LAB가 처리할 수 있는 입력이 많아지고 내부 딜레이 타임은 최소화되기 때문에 스피드면에서 빠른 성능을 구현할 수 있다는 장점이 있다.  LAB와 LAB간의 라우팅은 FastTrack이라는 채널을 이용한다.

자일링스의 로직단위인 CLB는 4-인풋 LUT와 플립 플롭 구조의 기본 로직 셀 두개를 3-인풋 LUT로 연결해 블록화한 것이다.  (그림 4 참조)  따라서 CLB 하나로 9개의 입력신호를 처리할 수 있어 용량과 스피드면에서 유리하다.  하나의 CLB가 통상 2.38개의 LE로 계산된다.

<그림 4> XC4000 시리즈의 CLB 구조

버텍스에서는 CLB내의 3-인풋 LUT를 없애고 두개의 CLB를 붙여 사용하는 구조를 채택했다.  (그림 5 참조)  대용량 디바이스로 옮겨가면서 가능한 많은 로직 셀들을 블록화해서 사용하는 것이 유리하기 때문이다.  CLB 내부의 딜레이 타임은 거의 문제가 되지 않기 때문에 CLB 단위 자체를 키워나가는 방식으로 게이트 사이즈를 높인 것이다.

<그림 5> 2-Slice Virtex CLB

현재 버텍스는 업계 최대 규모인 버텍스-E 디바이스 2000E를 공급하고 있다.  이 제품은 로직 셀이 57,132개 (대략 2백 60만 게이트) 에 달한다.  Virtex-E 제품은 30만 게이트의 XCV300E를 비롯해 60만 게이트, 1백만 게이트, 2백만 게이트의 제품이 공급 가능하다.  320만 게이트의 XCV3200E 제품은 올 2/4분기안에 공급될 예정이다.

보다 빠르고 다양한 라우팅 기술
FastTrack과 Segmented 아키텍처

알테라와 자일링스는 수백만 게이트 레벨의 FPGA를 개발하면서 대용량 디바이스 설계에서 우려되는 라우팅 방식과 딜레이 타임, 그리고 컴파일 문제등에 대해 상당히 많은 고민과 노력을 투자한 것으로 보인다.

APEX와 버텍스를 비롯해 자일링스와 알테라가 채택하고 있는 FPGA 라우팅 방식은 기본적으로 FastTrack이라는 롱 라인 구조와 자일링스의 특허인 세그먼트 아키텍처 기술이 적용되어 있다.

자일링스의 세그먼트 라우팅 방식은 CLB 단위별로 라우팅 채널을 끊어서 사용할 수 있는 분할식 구조로 블록별 연결라인과 롱 라인등 라우팅 채널을 다양하게 활용할 수 있는 장점을 가지고 있다.

그러나 게이트 사이즈가 10만, 20만개가 넘는 4000시리즈가 출시되면서 대용량 디바이스에서는 이러한 라우팅 방식이 오히려 컴파일 시간을 늘리고 에러 가능성을 높이는 요소로 작용한다는 문제점이 지적되기도 했다.

자일링스는 버텍스 디바이스를 개발하면서 이러한 문제해결에 주목했다.  기존의 세그먼트 라우팅 방식의 장점을 유지하면서도 컴파일 시간을 줄일 수 있는 새로운 라우팅 아이디어를 적용한 것이다.

GRM (General Routing Matrix) 이라는 라우팅만 전담하는 스위칭 매트릭스를 각 CLB중간에 설치 CLB와 CLB간의 직접적인 라우팅을 하지 않고 전담 매트릭스를 통해 연결하도록 하였다.  (그림 6 참조)

<그림 6> Virtex Local Routing

이로써 CLB에서는 단지 GRM으로 신호만 보내주면 GRM에서 독자적으로 라우팅 문제를 처리하기 때문에 전체적인 스피드 향상은 물론 컴파일 시간을 크게 줄일 수 있게 된 것이다.

또한 기존 4000 시리즈에서는 CLB를 8개까지 건너서 라우팅을 할 수 있었는데 버텍스 디바이스에서는 16개의 CLB를 건너 연결하는 것이 가능해져 라우팅 채널 활용이 더욱 다양해졌다.

알테라 FPGA는 전통적으로 FastTrack이라 부르는 라우팅 채널을 사용한다.  자일링스가 CLB 단위별 블록별 라우팅 라인을 갖고 있는 것과는 달리 FastTrack은 단일 롱 라인을 두어 모든 LAB의 신호연결을 관장한다.  (그림 7 참조)

<그림 7> APEX 20K 블록 다이어그램

LE간의 연결은 내부의 캐스캐이드 체인 (Cascade Chain) 을 통해 곧바로 연결하도록 되어 있는데 바깥쪽의 인터커넥션 라인을 별도로 거치지 않아도 되기 때문에 딜레이를 줄일 수 있다.  LAB와 LAB간의 라우팅은 각 행과 열마다 설치되어 있는 FastTrack이라는 단일 라인으로 처리된다.  Row, Column Interconnect라인이 각 LAB, 그리고 APEX에서는 MegaLAB사이에 배치되어 있다.  (그림 8 참조)

<그림 8> FastTrack Connection

이러한 구조는 단일한 일정라인으로 모든 라우팅을 처리하기 때문에 딜레이가 동일하게 유지되어 타이밍 예측이 가능하다는 장점이 있다.  특히 컴파일시 매우 유리하다.  라우팅 채널이 직선라인으로 되어 있기 때문에 신호처리가 빠르고 변수의 가능성도 적어 에러발생률이 상대적으로 떨어지기 때문이다.  다만 근접된 LAB간의 연결도 모두 이 롱 라인으로 처리되어야 하기 때문에 가용성면에서는 상대적으로 불리한 면도 있었다.

알테라는 APEX 디바이스를 출시하면서 MegaLAB 인터커넥션을 추가했다.  LAB 16개를 담고 있는 MegaLAB의 인터커넥션을 내부에서 곧바로 처리할 수 있도록 함으로써 외부 라인을 거치지 않도록 했다.  대용량 디바이스에서 우려되는 컴파일 타임을 줄이기 위한 조치였다.

알테라가 발표한 자료에 따르면 APEX의 소프트웨어 솔루션인 쿼터스의 2000.02 버전이 출시되면서 컴파일 시간이 오히려 이전 10K 제품보다 40% 가까이 향상된 것으로 알려졌다.

대용량 메모리 구현에 용이한
BlockRAM과 ESB 블록

대용량 디바이스에서 요구되는 중요한 요소중의 하나가 메모리다.  자일링스의 SelectRAM과 알테라가 Flex 10K에서 적용한 EAB (Embedded Array Block) 등이 시장에서 좋은 반응을 얻었던 것도 이러한 메모리 용량에 대한 요구에서 비롯된 것이다.  알테라와 자일링스는 APEX와 Virtex에서 더욱 진보된 메모리 솔루션을 제공하고 있다.

알테라는 Flex10K 시리즈에서 2Kbit의 RAM을 지원하는 별도의 EAB 블록을 LAB 사이 사이에 설치함으로써 메모리 용량을 높여갔다.  이후 출시된 10KE의 EAB는 각각 4Kbit의 메모리를 지원한다.  APEX를 출시하면서 알테라는 각 MegaLAB 내부에 ESB (Embedded System Block) 라는 보다 진보된 형태의 메모리 블록을 구현했다.

ESB는 2Kbit의 메모리 이외에도 16매크로셀 용량의 CPLD블록을 구현, 조합회로 (Combinatorial Logic) 형태의 PLD를 설계할 수 있도록 했다.  즉, CPLD 아키텍처에서 구현이 용이한 High Speed 기능을 ESB 블록내에서 처리할 수 있도록 함으로써 별도의 CPLD 디바이스를 사용하지 않아도 이러한 요구를 수용할 수 있게 한 것이다.

현재 알테라는 APEX와 1.8V 제품군인 APEX-E 디바이스에서 최대 304Kbit의 메모리를 지원하고 있으며, 3월중에 발표될 예정인 APEX1000E는 최대 340Kbit의 RAM을 가지고 있다.  1000E는 652핀 BGA패키지로 38,400개의 LE (대략 2백만 게이트)를 구현했다.  (표 2 참조)

<표 2> APEX 20K 디바이스의 특징

자일링스는 기존 XC4000 시리즈까지는 LUT를 16bit 듀얼 포트 RAM으로 활용할 수 있도록 한 SelectRAM 기술을 통해 메모리 문제를 해결했다.  비어 있는 LUT를 메모리로 대체해 사용할 수 있기 때문에 메모리 용량을 설계자가 다양하게 조정할 수 있는 장점이 있다.  SelectRAM은 자일링스의 특허기술이기도 하다.

버텍스 출시와 함께 자일링스는 BlockSelectRAM+라는 새로운 메모리 블록을 적용했다.  기존 SelectRAM과 함께 각각의 블록 당 4Kbit의 RAM을 지원하는 BlcokRAM을 로직 바깥쪽 양옆에 설치함으로써 메모리 용량을 추가했다.  (그림 9, 그림 10 참조)

<그림 9> Virtex 아키텍처

<그림 10> Virtex-E 아키텍처

버텍스에서는 양옆에 2개의 컬럼으로 제공되었던 BlockRAM은 1.8V 버전인 버텍스-E 에서는 8개 컬럼으로 늘렸다.  2600-E 디바이스에서는 736Kbit의 RAM이 제공되고 있으며, 올해안에 출시될 예정인 320만 게이트의 3200E는 832Kbit의 메모리를 지원할 예정이다.  (표 3 참조)

<표 3> Virtex-E 디바이스의 특징

국내 PLD 시장 디지털가전, 이동통신 등 수요확대

지난 86년 국내시장에 처음으로 소개되었던 PLD는 이동통신 시장이 본격화되기 시작한 93년 이후 연평균 30% 이상의 급속한 성장세를 기록하며, 반도체 시장의 중심축으로 떠올랐다.

최근에는 가격, 성능, 용량등 다양한 PLD 제품군들이 대거 시장에 소개되면서 어플리케이션 분야도 크게 확대되고 있는데다 Time-to Market에 유리한 PLD고유의 특성으로 인해 ASIC시장의 성장률을 선회하며, 수요가 급신장하는 추세에 있다.

국내 시장에서도 이동통신 분야의 기지국등을 비롯해 전송장비, 멀티미디어, 디지털 가전등 그 적용분야가 날로 확대되고 있다.  특히 인터넷을 비롯한 다양한 통신서비스 수요 증가로 데이터 전송장비 분야에서의 추가 수요창출이 예상되며, 차세대 이동통신 서비스로 주목받고 있는 IMT-2000시장에서도 PLD의 활약이 기대되고 있다.

국내 PLD시장은 IMF로 최악의 불황기를 기록했던 지난 98년, 3천 5백만 달러라는 최저 매출액의 고비를 넘어서 지난해에는 약 6천 5백만 달러를 기록하며, 빠르게 회복세를 타고 있다.  특히 올해에는 국내 이동통신 시장을 비롯한 경제 전반에서 활황이 지속될 것으로 예상되고 있는데다 PLD시장의 수요처도 안정적으로 확대되고 있어 지난 97년 수준인 8천만 달러대를 기록할 것으로 전망되고 있다.

컬럼기사: PLD 파워유저