반도체 IP용 테스트 데이터의 형식과
테스트 용이 설계의 표준 기술

임태영* 엄낙웅** 김대용***

IT 산업의 비약적 성장에 따라서 시스템 통합 반도체 소자에 대한 수요가 급증하고 있으며, 이에 따라 천만 게이트급 소자의 출현을 눈앞에 두고 있다. 이와 같은 고 집적도의 소자를 구현하기 위해서는 재사용 가능하고 표준화된 기능 모듈들을 활용한 시스템 통합 설계 방법론이 절실히 요구되는바, 본 고는 반도체 IP에 대한 이해를 높이고, 국내 ASIC 관련 업체들이 세계적인 표준안에 부합하는 IP를 개발하는 데 일조하기 위하여 VSIA의 테스트 용이 설계에 관한 최신 버전의 표준안을 분석하였다. ▧

I. 서 론

1. 반도체 IP의 정의

설계 생산성은 크게 인력, CAD 툴, 설계 방법론 등의 세 가지 요소에 의해 좌우된다. 이 중에서 인력과 CAD 툴은 과감한 투자를 통해 우수한 설계 인력을 채용하거나 좋은 CAD 툴을 구입하는 등의 해법으로 단기간에 가능할 수 있다. 그러나 설계 방법론은 기관의 정책, 설계자의 자세, 환경 등의 요소에 복합적으로 영향을 받으므로 지속적으로 다양한 해법을 강구해야만 한다. 한편 위의 세 가지 요소 중에서 설계 생산성에 가장 큰 영향을 미치는 요소는 설계 방법론이며, 위 요인을 감안한 새로운 방법론을 개발하기 위해 세계적으로 많은 노력과 투자가 진행되고 있다. 현재 선진 외국에서 연구되고 있는 새로운 설계 방법론은 크게 HW/SW co-design과 IP(Intellectual Property) 기반 설계로 구분할 수 있다. HW/SW co-design의 기본 목표는 시스템의 사양을 SLDL(System Level Design Language)과 같은 언어로 표현한 다음에 HW와 SW를 자동 분할하고 대상 시스템을 자동 합성하는 것이다. 반면에 IP 기반 설계의 목표는 설계 정보를 표준화하여 재사용(reuse)이 가능하도록 기능 모듈을 설계 함으로서, IP들의 단순한 통합 및 검증 절차에 의해 대규모 설계를 가능하도록 하는 데 있다. 이와 같은 IP 기반 설계 기법은 비교적으로 규모가 크고 다양한 기능을 집적해야 하는 SoC (System-On-a-Chip) 내에서 기능 모듈들의 통합이 원활해 질 것이며, 매번 달라지는 사양을 만족하기 위해 기존 회로를 재설계하는 번거로움을 피할 수 있다. 또한 제 삼자의 기능 모듈들을 도입 활용하는 것이 간편해지므로 설계 생산성은 비약적으로 향상될 수 있다.

여기에서 IP란 판권이나 특허 등과 같은 라이센스에 의해 보호되는 재사용이 가능한 VC1), 매크로, 코어, 기능 모듈 등을 의미하며, 설계 데이터뿐만 아니라 그 설계 데이터를 재사용 하고자 할 때 필요한 각종 정보 및 문서가 포함된다[1, 2].

2. 최근의 반도체 IP의 시장 동향

시장조사 전문기업인 데이터퀘스트에 따르면 지난해 전세계 반도체 지적재산권(IP) 시장이 전년동기 대비 40.1% 늘어난 6억 8,990만 달러에 달한 것으로 조사됐다고 밝혔다. 또한 데이터퀘스트에 따르면 “IP 시장은 시스템온칩화 경향으로 절대적인 규모가 크게 늘어난 가운데 선두업체인 ARM과 밉스테크롤로지의 시장 점유율이 하락한 반면 후발주자인 램버스의 시장 점유율이 크게 높아졌다. 지난해에 ARM은 1억 1,420만 달러의 매출을 기록해 선두 자리를 지켰으나 점유율은 전년동기 대비 1.3%P 떨어진 16.6%를 기록했다. 또 밉스 역시 9,180만 달러의 매출을 기록해 2위 자리를 가까스로 지켰으나 점유율은 전년보다 3.9%P 낮은 13.3%로 하락했다. 이에 비해 램버스는 7,230만 달러의 매출로 10.5%의 시장을 차지해 선두권과의 격차를 크게 줄였다. ARM, 밉스, 램버스 등 3사의 시장 점유율은 전체 시장의 절반에 가까운 40.4%에 달했다. 분야별로는 ARM과 밉스가 주도하고 있는 마이크로프로세서 시장이 2억 4,200만 달러에 달했으며 PCI, USB, IEEE1394 등과 같은 버스 인터페이스 시장은 1억 2,900만 달러에 달했다. 특히 지난해에는 소프트웨어 IP 시장이 146%의 높은 성장세를 보여 그 동안 거의 무상으로 공급돼 오던 소프트웨어 IP가 앞으로 본격적 시장을 형성하고 향후 몇 년간 하드웨어 IP 시장의 성장세를 앞지를 것으로 전망된다”라고 하였다[3].

이처럼 IP를 활용한 설계는 향후 전자 산업의 필수 요소가 될 것으로 전망된다. 이러한 이유로 현재 선진 외국의 반도체/통신 관련 기업들은 자신의 기능 모듈을 IP화하여 상업화 하려는 데 많은 노력을 기울이고 있으며 그에 따라 “IP 산업”이 태동하고 있다.

3. 반도체 IP의 국제적 표준화 동향

IP가 원활히 통합되기 위해서는 먼저 데이터 형식, 검증 방안, 인터페이스의 표준화가 필요하며, 이를 위해 VSIA(Virtual Socket Interface Alliance)라는 단체가 1996년 6월에 설립되었다. VSIA 은 Royalty 및 License fee 가 없는, 시스템 칩 설계에 필요한 모든 표준 인터페이스 사양을 정하는 것을 목표로 하고 있는 세계적인 표준화 단체이다. 현재 EDA 회사, 반도체 제조 회사, 독립 IP 개발 회사, 시스템 회사 등 200 여 개의 회사가 회원으로 활동하고 있으며, 8개의 표준안 개발 워킹 그룹(Development Working Group, 이하 DWG로 함)을 개설하여, 모든 회원사들이 제안하는 시스템 통합, 테스트, 혼성 신호, 온칩 버스, 검증, 보안 등에 관한 표준안을 심의하여 확정한다(이하 반도체 IP를 간략하게 “IP”로 호칭함).

국내에서도 우리 ETRI를 비롯한 여러 기관에서 참여하여 VSIA의 IP 표준안에 부합하려는 노력들을 기울여 왔으며, 그간 여러 가지 형태로 각 기관의 연구에 관련된 표준안들을 분석, 나름대로의 국내 표준안을 제시하는 등의 활동들을 추진중이다.

한편, 다수의 IP를 포함하는 SoC를 제작했을 때 그의 정상동작 여부를 판단하는 비용이 높아서는 곤란하다. 이를 위해 IP의 테스트 방법과 테스트 구조에 대한 설계 가이드 라인을 연구하고 이의 표준형식을 분석하는 것이 매우 중요하다.

이 분야의 표준화도 위에서 논한 VSIA의 Manufacturing related test(약칭: TST) DWG가 주도하고 있다. 본 고에서는 VSIA가 2001년 2월에 발표한 “VSIA 전달물 규정 2.4.1 버전” 내의 TST DWG의 사양서인 “테스트 데이터의 전달물 사양(약칭: TST 1 1.1 Spec.)”을 분석 함으로서 그 동안 국내 기관들에서 거의 다루지 않았던 가장 최근의 세계적인 “IP용 테스트 데이터의 형식과 테스트 용이 설계의 표준 기술 동향”을 살펴보기로 한다[4].

II. IP 테스트 데이터의 형식과 테스트 용이 설계 표준의 개관

1. 테스트 데이터 전달물 사양서의 요약

테스트 데이터의 전달물 사양서는 VC 제공자(Provider)를 위한 테스트 데이터의 교환 형식(Test Data Interchange format)과 DFT(Design-For-Test) 가이드라인 및 테스트 전달물(Test deliverables)을 다룬 VSIA의 IP 테스트 표준안으로서 이 사양서의 세부 항목들이 “IP 테스트 데이터의 형식과 테스트 용이 설계의 표준 기술”이다. 이의 목적은 VC 제공자와 VC 통합자(사용자: Integrator) 사이에 이전되어야 할 정보들의 본질과 형식을 정의하는 것이다. 또한 VC 제공자를 위한 가이드라인도 표현하고, VSIA 방법론을 사용하여 시스템 칩 설계 내부에 VC들을 성공적으로 결합할 수 있도록 보증한다.

<표 1>에 테스트 전달물들에 관한 사항들을 요약하였다. <표 1>에서 “Section”은 TST사양서의 장과 절을 의미하며, “전달물(Deliverables)”들이란 넓은 의미로 “테스트 데이터의 이전 형식”들을 말한다. 또한 “다큐멘트”란 VC 제공자와 테스트 통합자(Test Integrator) 사이에 이전되어야 할 정보의 형식과 형태를 기술한 문서를 의미한다.

<표 1>을 살펴보면, 반도체 IP 테스트 데이터의 형식과 테스트 용이 설계 표준의 범주는 테스트 전략, 테스트 모듈, 테스트 모드 및 테스트 벡터와 테스트 프로토콜, 이상 4개의 범주로 요약된다. 또한, VSIA가 특정해 놓은 테스트 데이터의 이전 형식은 다큐멘트, 테이블, VCD, WGL, 타이밍 다이어그램, 파라미터 테이블 등이며, 소프트와 훰 및 하드 IP에 대한 이전조건은 테스트 전략과 테스트 모듈의 전달물에 관해서는 필수(M)와 조건적 필수(CM) 사항이 있으며, 테스트 모드와 테스트 벡터 및 프로토콜 관련 전달물에 관해서는 조건적 필수(CM)와 조건적 권장(CR) 사항만 있음을 알 수 있다.

2. 테스트 데이터 전달물의 중요도 표시 및 정의

TST 1 1.1 사양을 요약한 <표 1>을 살펴보면 소프트, 훰, 하드 IP용 테스트 전달물들의 중요도를 코드로 나타내었다. 각 코드의 의미는 다음과 같다.

- M(필수, Mandatory): 필수 전달물은 대부분의 칩 설계들이 작동 가능하도록 만드는 데 요구되는 전달물로서 이것이 내재된 칼럼에 의하여 지정되며, 특별한 타입의 VC에 사용한다.

- CM(조건부 필수, Conditionally Mandatory): 요건은 응용에 근거됨

- R(권장, Recommended): 권장 전달물은 대부분의 칩 설계들을 위한 품질 또는 정밀성, 설계 소요시간을 개선할 전달물로서, 이것이 내재된 칼럼에 의하여 지정되며, 특별한 “하드니스”의 VC에 사용된다.

- CR(조건부 권장, Conditionally Recommended): 요건은 응용에 근거됨. CM과 CR을 위하여 의견란에는 VC들 또는 VC들을 포함하고 있는 칩들의 설계 등급을 규명해야 하며, 만약 정의된 조건과 일치하면 이 전달물을 적용할 수 있는 곳을 규명해야 한다. 조건들은 설계들의 등급에 대한 윤곽이 충분하게 묘사된다.

- Comments(의견): 의견은 분명하게 하는 정보를 공급한다. 조건부 필수 또는 조건부 권장을 만나는 데 필요한 특정 조건들이 각 전달물을 위한 의견란 내에 설명된다.

이 TST 1 1.1 사양은 테스트 데이터의 형식과 테스트 용이 설계의 표준 전달물에 대하여 테스트 전략, 테스트 모듈, 테스트 모드 및 테스트 벡터와 테스트 프로토콜 이상 4개의 범주를 매우 서술적으로 표현하였기 때문에 일견하여 이해하기가 어렵게 되어 있다. 또한 이 범주에 해당하는 데이터 전달물들을 나타낸 요약 테이블은 매우 세부적으로 요약하여 나열되어 있기 때문에 정작 필요한 전달물들이 무엇인가를 파악하기 어려운 문제점이 있다.

따라서 본 고에서는 각 범주에서 서술적으로 표현한 사양부분을 분석하고 이를 추천 양식과 대비 함으로서 국내의 VC 제공자가 VSIA의 테스트 표준안을 용이하게 이해하여 각자의 IP에 대하여 이에 부합할 수 있는 양식으로 표현할 수 있도록 일조하고자 하였다. 본 고에서는 각 범주별 데이터 전달물들을 나타낸 요약 테이블은 생략하기로 한다.

이하에서 각 범주별로 상세 표준과 이에 대한 분석 및 부합하는 양식 대비 항목들을 상술하겠다. 또한 이하에서 “사양 →”으로 표시한 부분들이 VSIA의 반도체 IP용 테스트 데이터의 형식과 테스트 용이 설계의 표준 기술이며, TST 1 1.1 사양서가 VSIA의 테스트 관련 표준안이다. 여기에서 VSIA의 사양서와 표준안의 정의를 살펴보면 다음과 같다.

○ VSIA 사양서(VSIA Specifications): VC 제공자가 전달해야 하는 전달물들의 형식이 항목별로 명기되어 있으면서 VSIA Deliverables Document version XX에 데이터 전달물 테이블이 요약되어 있는 기술문서들을 사양서라고 한다[5].

○ VSIA 표준안(VSIA Standards): 구조론, 버스, 알고리즘, 프로그램, 언어, 형식이나 프로토콜과 같은 유용한 장치나 항목을 기술한 것으로서, VC 관련자들이 준수해야 하는 설계 방법론에 대한 표준 지침들을 묘사한 기술문서들을 표준안 이라고 한다. 여기에 전달물들의 형식을 항목화 해서 확정한 것이 사양서가 된다[6].

III. 테스트 전략에 관한 전달물들의 사양

1. 테스트 전략에 관한 전달물의 개요

가. 사양

테스트 전략에 관한 전달물은 모든 VC들을 위한 필수 전달물이다. 이 전달물은 TST 1 1.1 사양의 2.1.1절부터 2.1.3절까지에 밝힌 바와 같은 문서의 양식 및 적절한 정보 테이블들 내에 지정되어야 한다.

나. 분석

위 사양에 맞도록 TST DWG에서 사양서의 부록으로 추천한 테이블 형식은 본 고에서 아래의 <표 2>로 표현하였다. <표 2>를 기준으로 테스트 전략에 관련된 세부 전달물들의 표준안들을 분석하기로 한다.

2. 테스트 전략의 개요 정보

가. 사양

VC 제공자는 테스트 전략을 묘사한 서류(Documentation)를 전달해야 한다. 이 테스트 전략은 비용 요소들을 최소화하면서 테스트 커버리지가 달성되는, 추천할만한 접근방식의 상위수준 개요를 말한다. 서류에 부가하여, 개요에는 functional, scan, BIST, IDDQ와 같은 테스트 전략들 중에 어느 것이 적용되었다는 것을 밝혀야 한다. VC 제공자는 필요 시에 부수적인 키워드들을 정의하여도 된다(TST 1 1.1 사양의 2.1.1절).

나. 분석

<표 2> 추천 양식의 “전략”에 해당하는 부분

3. 테스트 완료 정보

가. 사양

테스트 전략에 있어서, VC 제공자는 테스트 모듈들에 의하여 달성된 테스팅을 기술하는 표(table)를 제공해야 한다. 이 표는 개별적으로 특정된 파라미터용의 분리된 행을 구성해야 한다. 이 표의 열에는 다음을 포함한다:

제1열: 파라미터 이름 및 명세

제2열: 테스트 됨/테스트 안됨(tested/not tested) 용어 중 하나. “테스트 됨”이란 묶음으로 제공되는 테스트 모듈들 내의 파라미터가 테스트 되었다는 것의 표시

제3열: “테스트 됨”일 경우, 이 행에는 제 1 행의 파라미터를 테스트하기 위해 어느 모듈들이 제공되었는가를 표시. 만약에 복수의 테스트 모듈들에 적용되었으면, 전부 명기하여야 함

제4열: “테스트 됨”일 경우, 이 행에는 제 1 행의 파라미터가 어떻게 테스트 되었는가에 대한 서술문을 포함해도 됨. “테스트 안됨”일 경우, 이 행에는 왜 테스트 안되었는가에 대한 설명을 포함해도 됨

주의: 테스트 완료 정보의 전달 목적을 달성하기 위하여, VC들의 기능적 능력(즉, 기능들)이 하나의 파라미터로 고려되어야 한다. 이것은 VC 제공자가, 어떻게 그 기능적 능력이 테스트되었는지를 표시해야 한다는 것을 의미한다. 예로서, “RAM test”라고 어떤 엔트리(파라미터 이름 및 명세 칼럼의 등록)를 명명하고, 그 RAM에 대하여 테스트 됨(tested)이라고 표시 할 수 있고, 그 RAM test를 수행한 테스트 모듈의 이름들을 제 3 행 내에 표시 할 수 있다(TST 1 1.1 사양의 2.1.2절).

나. 분석

위 문맥에서, 특정된 파라미터란 실질적인 물리적 파라미터의 종류(예, an on-chip generated reference voltage) 및 VC 내부에 있는 기능 서브 유니트 종류(예, 내장형 ALU)와 같은 의미를 갖는다. 이 부분은 <표 2> 추천 양식의 “테스트 완료 관련 요약표”에 해당하는 부분에 대한 사양이다.

4. 테스트를 위한 설계 기술

가. 사양

VC 제공자는 TST 1 1.1 사양서의 제3장에 규정된 것처럼 적용이 가능한 DFT 가이드라인들 및 룰들에 대한 일치/불일치 여부로서, VC의 테스트 능력을 규명해야 한다.

TST 1 1.1 사양서의 제3장에서는 테스트 전략의 개관, 기능(Functional) 테스트, Scan 테스트, Logic BIST, Memory BIST, IDDQ 테스트의 내용을 볼 수 있다. 각 전략의 가이드라인 및 룰들을 아래에 구분하여 나타내었다.

서류에는 TST 1 1.1 사양의 3.2.3.1. 절에 정해진 DFT 룰들에 대한 일치/불일치 여부를 확인해야 한다. 어떤 룰에 대한 불일치는 그 룰을 구현하지 못한 이유를 포함해야 한다. 룰들의 상세 설명들이 아래에 제공되었다(TST 1 1.1 사양의 2.1.3 절).

나. 분석

<표 2> 추천 양식의 “테스트 가능 능력과 관련된 쟁점”에 해당하는 부분

5. VC의 격리 여부

가. 사양

VC 제공자는 TST 1 1.1 사양의 3.3.2절에 기술된 것처럼 어떻게 VC의 격리(아이소레이션)가 제공되었는지를 표시해야 한다. TST 1 1.1 사양의 3.3.2.1, 3.3.2.2에는 아이소레이션 프로토콜과 각각의 테스트 칼라 등의 두 기술들이 기술되었다(TST 1 1.1 사양의 2.1.3.4~2.1.3.6 절).

나. 분석

<표 2> 추천 양식의 “아이소레이션 프로토콜”에 해당하는 부분

IV. 테스트 모듈에 관한 전달물들의 사양

1. 테스트 모듈에 관한 전달물의 개관

가. 사양

테스트 모듈들에 관한 전달물은 모든 VC들을 위한 필수 전달물이다. 이 전달물은 문서의 양식 및 적절한 정보 테이블들 내에 지정되어야 한다. VC 제공자는 실리콘의 자가진단(diagnostics) 및 통합 테스트를 위해 필요한 정도까지를 상술한 VC의 테스트 방법론들을 테스트 통합자에게 전달해야 한다.

어떤 테스트 모듈은 어떤 테스트 프로토콜의 집합이다. 테스트 프로토콜은 어떤 테스트를 어떻게 수행해야 하는가에 대하여 정밀하게 지정한다. 테스트 모듈은 계획된 용도, 고장 검출률(fault coverage), 이 테스트가 어떻게 사용될 수 있는가에 대한 제약과 같은 부가적인 정보 및 테스트에 수반되는 자가진단 정보 등을 포함한다.

테스트 모듈들은 테스트 통합자가 시스템-칩 테스트 프로그램들을 적절히 집적하기 위해 필요로 하는 정보가 있는 테스트 프로토콜을 보충한다.

어떤 테스트 모듈은 몇몇 특정한 테스트 목적을 달성하는 데 사용된다. 많은 테스트 모듈들이 합격-불합격의 결과들을 산출할 것이다(통상적으로 시험 성적). 몇몇 테스트 모듈들은 전송시간 지연값 또는 전원 측정 전류와 같은 측정치를 산출할 수도 있다. 다른 테스트 모듈들은 합격-불합격이나 측정 결과값들을 산출하지는 않지만, VC 아이소레이션, 시험대상회로(circuit-under-test: CUT)의 초기화나 재설정 등과 같은 측면 효과를 알기 위하여 필수적이다.

테스트 모듈들은 계층구조 일 것이다. 어떤 테스트 모듈에서 다른 테스트 모듈들의 순서를 정의할 수도 있다. VC 제공자는 테스트 모듈들을 취합해서 의도된 테스트 방법론을 상술해야 한다(TST 1 1.1 사양의 2.2 절).

나. 분석

위 사양에 맞도록 TST DWG에서 사양서의 부록으로 추천한 테이블 형식은 본 고에서는 <표 3>으로 표현하였고, 위 사양은 <표 3> 추천 양식의 “개관(Overview)”에 해당하는 부분에 대한 사양이다. 이하에 <표 3>을 기준으로 테스트 모듈에 관련된 세부 전달물들의 표준안들을 분석 하기로 한다.

2. 사용 표적 정보

가. 사양

사용 표적 관련 정보는 어떤 테스트 모듈의 사용 의도가 언제 또는 어떻게 인가 중의 하나로 할 것을 권장한다. 통상적으로 사용되는 사용 표적의 리스트가 그것의 정의들과 함께 부록 C에 제공되었다. VC 제공자는 필요 시 추가적인 사용 표적을 서술해도 좋다(TST 1 1.1 사양의 2.2.1. 절).

나. 분석

<표 3> 추천 양식의 “사용 표적 정보”에 해당하는 부분이다. 이하 본 장은 <표 3>의 양식과 대비하였다.

3. 테스트 모드들의 활용 정보

가. 사양

이 테스트 모듈 내에서 활용되는 테스트 모드들을 전부 나열한다(TST 1 1.1 사양의 2.2.2. 절).

나. 분석

<표 3> 추천 양식의 “테스트 모드들”에 해당하는 부분

4. 구현 정보

가. 사양

테스트 모듈들에 관한 전달물은 VC 테스트의 구현 정보를 기술하기 위하여 사용된다. 구현 정보는 테스트 프로토콜(TST 1 1.1 사양의 2.4. 절 참조) 또는 하나 혹은 그 이상의 테스트 모듈들의 순서 중 한 가지 일 것이다(그것은, 보다 상위 수준의 테스트 모듈이 하위 수준 테스트 모듈들의 순서 같은 것을 정의할 것이라는 것임. 이러한 것을 계층적 테스트 모듈들이라고 부른다).

구현 정보는 사전 조절하기(pre-conditioning), 정확한 작동 순서 및 확정 조절하기(post-conditioning)로 구성해야 한다. 사전 조절하기란 테스팅을 위하여 시험대상 회로를 준비하는 것이다. 이것은 테스트 모드의 설정을 포함하거나 또는 초기화 및 입력과 출력 아이소레이션의 활성화를 포함할 것이다. 작동 순서란 응답의 검증 및 스티뮬러스들의 응용이다. 확정 조절하기는 사전 조절하기를 리셋 할 것이다. 테스트 통합자는 사전 조절하기 및 작동 스텝들 사이 또는 작동과 확정 조절하기 사이에서 시스템-칩의 작동 순서들을 삽입할 필요가 있을 것이다(TST 1 1.1 사양의 2.2.3. 절).

나. 분석

<표 3> 추천 양식의 “구현 정보”에 해당하는 부분

5. 고장 검출률의 정보

가. 사양

이 분야는 미터법의 고장 검출률을 나타내며, 고장 모델(fault model) 및 사용된 고장 모의 실험기(fault simulator)를 포함시켜서 나타낸다. 이 분야는 결과들을 산출하지 않는 테스트 모듈들에는 적용할 수 없다(TST 1 1.1 사양의 2.2.4. 절).

나. 분석

<표 3> 추천 양식의 “고장 검출률”에 해당하는 부분

6. 제약조건 정보

가. 사양

이 문서는 테스트하는 동안에 위배되면 안 되는 조건들을 규명한다. 예를 들면:

- 많은 전력을 끌어내는 테스트 프로토콜. 이 조건을 테스트 통합자에게 허용하도록 규정하면 다른 테스트들과 동시에 테스트하는 것을 못하게 하며, 결과적으로 칩이 과열될 것임

- PLL들 또는 다른 내부 타이밍의 동적동작에 기인하여 중단 없이 수행되어야만 하는(즉, 어떤 패턴의 재장전을 못하게 하는) 테스트들

- 동일한 전원상의 다른 모든 설계회로를 정지시키도록 요구하는 IDDQ 테스트들

- 한정 수명(limited life-cycle) 메모리 셀들의 프로그래밍(예, EEPROMs, Flash memories)

- 테스트가 완전히 종료되었어도 비표준 모드 상태로 설계회로를 남겨두는 테스트 모드들(TST 1 1.1 사양의 2.2.5 절)

나. 분석

<표 3> 추천 양식의 “제약 조건”에 해당하는 부분

7. 자가진단 또는 특성규명 정보[선택사항]

가. 사양

VC 제공자는 테스트 모듈들의 구조에 관한 부가적인 정보를, 일반적으로 개요에서 제공한 것 보다 훨씬 자세하게 알려도 된다. 만약 VC가 어떤 결함사전을 가지고 있다면(또는 테스트 실패를 회로의 결점과 연관시키는 다른 수단이 있다면), 이런 것이 여기에 제공될 수 있다. 특성규명(characterization) 테스팅을 위해, 어떤 파라미터들이 격리되어(isolated) 있는가에 대한 서술문이 여기에 제공되어야 한다(TST 1 1.1 사양의 2.2.6. 절).

나. 분석

<표 3> 추천 양식의 “자가진단 또는 특성 규명 정보”에 해당하는 부분

V. 테스트 모드에 관한 전달물들의 사양

1. 테스트 모드에 관한 전달물의 개관

가. 사양

테스트 모드들에 관한 전달물은 모든 VC들을 위한 조건적 필수 전달물이다. 이 전달물은 독점적 정보류를 밝히는 데 있어서, VC 제공자의 뜻에 조건적으로 달려 있다. 이 전달물은 문서의 양식 및 적절한 정보 테이블들 내에 지정되어야 한다. 테스트 모드들은 오리지날 설계의 의도를 디버깅하려는 목적을 위하여 정확하게 VC내에 포함되며, 이 포함에 의해서 VC 제공자의 지적인 재산 권리를 위태롭게 하는 것은 배제되어야 한다. 테스트 모드들은 운영 모드와 양자택일 되는 모드의 하나이며, VC의 테스팅을 위해 특별히 설계된다. 또한 테스트 모드는 정상 운영 모드보다는 다른 상태이다. 테스트 통합자는 테스트 모드의 의도되지 않은 용법을 피하고, 테스트 모드들의 테스트 모드 활용법을 주지하는 것이 필요하다. VC 제공자는 각 테스트 모드의 명세를 제공해야 한다. 아래 절에서는 테스트 모드 명세들을 위한 요구 사항들을 정의한다(TST 1 1.1 사양의 2.3 절).

나. 분석

위 사양에 맞도록 TST DWG에서 사양서의 부록으로 추천한 테이블 형식은 본 고에서는 <표 4>로 표현하였고, 위 사양은 <표 4> 추천 양식의 “개관(Overview)”에 해당하는 부분에 대한 사양이다. 이하에 <표 4>를 기준으로 테스트 모드에 관련된 세부 전달물들의 표준안들을 분석 하기로 한다.

2. 사용 표적의 정보

가. 사양

사용 표적은 테스트 모드의 사용 의도가 언제 또는 어떻게 인가 중의 하나로 할 것을 권장한다. 통상적으로 사용되는 사용 표적의 리스트는 그것의 정의들과 함께 TST 1 1.1 사양의 부록 E에 제공된다. VC 제공자는 필요 시 부수적인 사용 표적을 서술해도 좋다(TST 1 1.1 사양의 2.3.1. 절).

나. 분석

<표 4> 추천 양식의 “사용 표적 정보”에 해당하는 부분

3. 활용 관련 정보

가. 사양

테스트 모드의 용법은 세 가지 구성요소들로 기술된다:

- (구성 요소 1) 테스트 모드의 설정: VC를 테스트 모드에 들게 하는 정확한 운영 순서

- (구성 요소 2) 테스트 모드의 활용: 테스트 모드가 어떻게 테스팅 시에 활용되어야 하는가의 묘사. 테스트 모드가 테스트를 실행하는 곳의 경우에, 그 테스트를 어떻게 포함시키는가에 대한 실행방법의 정밀한 묘사

- (구성 요소 3) 테스트 모드의 해지: VC가 정상 운영 모드로 되돌아가는 동작들의 정확한 순서

각각의 경우에, 테스트 모듈 관련 전달물 사양에서처럼, 이의 구현은 테스트 모듈들의 순서 또는 테스트 프로토콜 중 하나 일 것임(TST 1 1.1 사양의 2.3.2. 절).

나. 분석

<표 4> 추천 양식의 “테스트 프로토콜”에 해당하는 부분

4. 제약조건의 정보

가. 사양

제약조건의 정보는 VC가 이 테스트 모드에 있는 동안에 위배되면 안 되는 조건들을 규명한다(TST 1 1.1 사양의 2.3.3 절).

나. 분석

<표 4> 추천 양식의 “제약 조건”에 해당하는 부분

5. 자가진단 또는 특성규명 정보

가. 사양

이 문서는 테스트 모드가 테스트 결과의 어떤 형태를 산출할 경우에만 적용할 수 있다(TST 1 1.1 사양의 2.3.4 절).

나. 분석

<표 4> 추천 양식의 “자가진단 또는 특성 규명 정보”에 해당하는 부분

VI. 테스트 벡터들과 테스트 프로토콜에 관한 전달물들의 사양

1. 테스트 벡터들과 테스트 프로토콜에 관한 전달물의 개관

가. 사양

이것은 모든 디지털 VC들을 위한, 메모리 성향의 VC들을 위한 것을 제외하고, 알고리즘적 묘사가 더욱 적합한 곳에 대한 조건적 필수 전달물이다.

테스트 벡터들이란 VC로부터 예측되는 반응에 맞추어, VC에게 자극을 주는 어떤 정밀한 세트를 말한다. 이 목적을 위하여 테스트 벡터들은 선택사항인 파형의 정의들 및 이 세부 절의 뒤에 정의된 것과 같은 타이밍에 맞추어, “1”과 “0”의 벡터들로 구성된다.

테스트 프로토콜들이란 제어동작들의 순서들이며(데이터 자체에 대립하는 것으로서) 테스트 데이터의 응용을 위하여 요구된다. 그러므로 최하위 수준에서, 테스트 프로토콜들은 VC의 제어 포트들의 제어 노드들에서 요구되는 “1”과 “0”로 구성된 논리의 연속물이다.

테스트 벡터들을 특정할 수 있는 모든 지점에서, VC 제공자는 다른 방편으로 문서를 제공할 수도 있는 것에 주의하라. 일반적으로, 벡터들은 표시 우선적이므로, 고도로 정확하고 기계로 읽기가 가능한 것(바꾸어 쓰거나 잘못 해석하는 오류의 최소화)이다. 어쨌든, 벡터들이 부적당한 처지에 놓이는 상황들이 있다. 이럴 경우에는, 문서류가 적절한 다른 방도이다. 예로서 PLL 록킹(locking), IDDQ 테스팅, DRAM 유지(retention) 테스팅 등이 해당된다(TST 1 1.1 사양의 2.4 절).

나. 분석

위 사양에 맞도록 TST DWG에서 사양서의 부록으로 추천한 테이블 형식은 본 고에서는 <표 5>로 표현하였다. <표 5>를 기준으로 테스트 벡터들과 테스트 프로토콜에 관련된 세부 전달물들의 표준안들을 분석하기로 한다.

2. 테스트 벡터 및 테스트 프로토콜의 형식

가. 사양

테스트 벡터들은 VCD(Verilog Change Dump) 형식으로 정의되어야 한다(STIL은 최근에 만들어진 표준이다). 테스트 벡터들은 아래의 제약들과 일치되어야 한다:

- 벡터들은 내부 신호들을 내포하지 말아야 한다(제어신호들 이외의 신호로서, 둘러 쌓인 회로들로부터 액세스 할 수 없는 신호들).

- 벡터들은 VC 인터페이스에 유용한 모든 신호 노드들(signal nodes)을 포함해야 한다.

- 벡터들 내의 신호명들은 VC를 위한 다른 서류(documentation)에 제공된 신호명들과 정확하게 합치되어야 한다.

- VCD는 오직 VC들의 단수 timeset을 위하여서만 허용된다(부록 G 참조).

- VCD는 양방향 신호들의 방향을 표시하는 제어신호들을 포함해야 된다. VCD는 제어신호들에 부합하는 VC 신호들이 어떤 것인지와 어떻게 방향이 표시되었는가를 동반하는 묘사와 함께 전달되어야 한다.

- 테스트 프로토콜은 VCD 내에 있거나 또는 테스트 벡터 데이터가 VC에 어떻게 적용되어야 하는가를 문자에 의한 설명으로도 할 수 있다(TST 1 1.1 사양의 2.4.1 절).

나. 분석

<표 5> 추천 양식의 “프로토콜 및 벡터류”에 해당하는 부분

3. 파형류의 정보

가. 사양

파형의 표현(타이밍 다이어그램들)은 두 방법들 중 하나로 상술 될 수 있다:

- 정확한 타이밍/에지 값이 알려진 곳에 VCD가 사용될 것이다(즉, 매개변수화가 안된 타이밍).

- 전통적인 데이터-시트형 타이밍 다이어그램이 사용될 것이다. 타이밍 다이어그램은 타이밍의 매개변수화가 용이하기 때문에 우선적이다(TST 1 1.1 사양의 2.4.2 절).

나. 분석

<표 5> 추천 양식의 “파형류”에 해당하는 부분

4. 타이밍 사양 정보

가. 사양

타이밍 사양들은 전통적인 데이터-시트형 매개변수 테이블(parameter table)을 사용하여 지정되어야 한다. 전통적인 데이터-시트형 매개변수 테이블은 만일 파형들이 VCD 내에 정의되어있으면, VCD가 매개 변수화 된 타이밍들을 지원하지 않으므로, 소용이 없다는 것에 주의하라(TST 1 1.1 사양의 2.4.3 절).

나. 분석

<표 5> 추천 양식의 “타이밍 사양류”에 해당하는 부분

VII. 결 론

반도체 IP란 지적재산권이 있으면서 재사용이 가능하고 집적회로로 구현된 VC, 매크로, 코어, 기능 모듈 등을 의미하며, 이 집적회로의 설계 데이터와 이 설계 데이터를 재사용 하고자 할 때 필요한 각종 정보 및 문서가 포함된다. 이와 같은 IP를 활용한 설계는 향후 전자 산업의 필수 요소가 될 것으로 전망된다. IP의 데이터 형식, 검증 방안, 인터페이스의 표준화는 1996년부터 VSIA사에서 8개의 DWG를 개설, 시스템 통합, 테스트, 혼성 신호, 온칩 버스, 검증, 보안 등에 관한 국제적인 표준안을 계속 개발하고 있다. 한편, 국내의 VC 제공자들도 IP의 테스트 방법과 테스트 구조에 대한 설계 가이드 라인의 표준형식에 부합하여 각자의 IP를 공급할 수 있다면, 국내의 VC 사용자들이 이들을 이용하여 SoC를 제작했을 때 용이하게 활용이 가능하며 테스트 비용도 줄일 수 있게 된다.

따라서 본 고에서는 VSIA가 2001년 2월에 발표한 “테스트 데이터의 전달물 사양(TST 1 1.1 Spec.)”을 이용하여 가장 최근의 세계적인 “IP용 테스트 데이터의 형식과 테스트 용이 설계의 표준안”을 분석하였다. TST 1 1.1 사양은 테스트 전략, 테스트 모듈, 테스트 모드 및 테스트 벡터와 테스트 프로토콜 이상 4개의 범주로 구분하여 테스트 데이터의 형식과 테스트 용이 설계용 표준 전달물들을 서술적으로 정의하였다. 본 고에서는 각 범주에서 서술적으로 표현한 사양부분을 분석하고 이에 상응하는 4종 양식의 각 항목들을 정의하였고 또한 VSIA의 사양서와 표준안을 구분하여 정의하였다.

VSIA는 차후 개정판에서 테스트 통합자와 테스트 엔지니어 사이에 이전되어야 할 정보의 형식과 형태도 포함할 것임을 천명하였으므로 본 고도 이의 개정에 맞춘 분석과 수정 보완이 계속되어야 할 것이다.

<참 고 문 헌>

[1] N. W. Eum, “Trends on IP Standardization in VSIA,” ETRI TM-4100-1999-043, Jan. 1999, pp.1-8.

[2] VSIA URL “http://www.vsi.org/library/definitions.pdf,” Jan. 2001.

[3] 황도연, “작년 반도체 지재권시장 40% 성장,” 전자신문, 2001. 6. 13.

[4] VSIA, Test Data Interchange Formats and Guidelines for VC Providers (TST 1 1.1), Feb. 2001.

[5] VSIA, Deliverables Document 2.4.1, Feb. 2001.

[6] VSIA, Architecture Document Version 1.0, Mar. 1997.