XILINX Glossary
A
Aliases
Alias나 Signal Groupping을 의미하며, 각 Node (Signal) 를 Groupping하여 Probing할때 유용하게 사용된다.
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asynchronous debugging
비동기적인 디버깅은 사용자가 시스템 클럭을 제어하지 않고 데이터를 잡는 FPGA 디버깅 모드이다.
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Attribute
FPGA 설계회로상에 배치,배선 지침, Compile, Symbol name 등 회로정보를 Symbol이나 Net에 나타낼 수 있는 선언문.
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AutoRoute
회로상의 자동 배선.
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B
BIT file
BIT파일은 bitstream파일과 동의어이다.
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bitstream (BIT file)
bitstream 파일은 디바이스상의 위치 정보, 즉 CLB, IOB, TBUF, pin의 할당과 라우팅요소를 포함한 데이터의 흐름이다. bitstream은 또한 readback동안 디바이스에 의해 보내어지는 논리적인 상태로 채워진 텅빈 placeholder들도 포함한다. 단지 flip-flops, RAMs, CLB 출력 같은 메모리 요소들이 이러한 placeholder에 배치된다. 왜냐하면, 그 내용들이 어느 한 상태에서 다른 상태로 변하는 것 같기 때문이다. bitstream이 디바이스에 다운로드될때 디바이스의 논리회로를 설정하고 디바이스를 프로그램해서 디바이스의 상태가 다시 역으로 읽혀질 수 있다. bitstream 파일은 .bit 확장자를 가진다.
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Block
한 개나 그이상의 Logic Function이 결합된 단위.
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bottom-up design
Bottom-up design은 가장 최하위의 회로부터 설계하는 회로 설계 기법중의 하나이다. 하위부분 설계후 상위 부분을 설계하여만이 회로 설계를 완성할 수 있다. 이 방법은 전통적으로 schematic 설계기법에서 사용된다.
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BUFT
BUFT는 트라이스테이트 버퍼이다.
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byte-wide PROM
byte-wide PROM는 한번에 한 바이트 데이터를 제공하는 PROM이다. FPGA의 데이터를 병렬로 프로그램할때 사용된다.
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C
CCLK pin
CCLK 핀은 다운로드동안 데이터 전소에 필요한 clock을 하나 혹은 여러개의 연결된 디바이스에게 주는 XChecker 케이블의 핀이다.
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CLKI pin
XChecker clock 입력 핀은 system의 clock을 XChecker 케이블에 연결한다. 이 clock의 주파수는 120 kHz에서 10 MHz 범위에 있어야만 한다. CLKI핀에 시스템 clock을 연결하는 것은 Hardware Debugger가 시스템 clock을 제어해서 회로가 알고 있는 상태인가를 검사한다. 만약 clock 출처가 외부이면 clock 신호는 CLKI핀에 연결된다. 내부이면 clock 신호는 XChecker 케이블에 의해 발생된다.
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CLKO pin
XChecker 케이블 출력 핀은 목적 시스템 clock의 목적지에 연결된다. 시스템 clokc에 CLKO핀을 연결하는 것은 Hardware Debugger가 시스템 clock을 제어해서 회로가 알고 있는 상태인지를 검사한다.
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clock input path
clock 입력 경로는 칩의 입력이나 flip-flop, latch, RAM의 출력 중 어느 하나에서 시작하고 flip-flip이나 latch의 enable상에서 어떠한 clock 핀에서 끝난다. clock 입력 경로 시간은 flip-flop clock 입력에 도달할 신호에 필요한 최대 시간이다. Clock 입력 핀 경로는 시스템 단계의 회로도 시간을 결정하는데 사용된다.
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clock skew
Clock skew는 clock 신호가 원천 flip-flop에 도달하는 시간과 최종 flip-flop 에 도달하는 시간의 차이이다. 이것은 또한 clock 지연으로 언급된다.
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Component
회로도상에 배치될 수 있는 Logic의 기본 구성요소로 System Library에 포함되어있다.
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Constraint
Compile과정의 지침으로, Routing, Timing, Area, Mapping, Place등 몇가지가있다. Attribute를 사용하여 CLB내부에 Logic을 효율적으로 배치할 수 있고, Chip상에 CLB의 배치를 선정하여 Flip-Flops사이에 Delay를 최소화할 수 있다. 그러나, 회로상 Constraint를 부여한 Logic에 대해서는 Compile (PAR) 과정에서 위치정보를 Change하여 수행하지는않는다. CLB들은 행과열에 배열되어진다. Device의 행에 배치되어지는 것이 Design의 성능과 Size측면에서 볼때, 최대의 배치결과를 달성하는 것이다.
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Constraints Editor
Constraints Editor는 Design상 새로운 Constraint를 부여하거나 이미존재하는 Constraint를 Delete 및 Modify할 수 있는 GUI (Graphical User Interface)가 있다.
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critical path
critical path는 회로의 속도를 제한하는 조합회로의 부분의 신호이다. 저장 요소는 입출력 패드를 포함할지도 모르는 critical path 를 시작하고 끝낸다.
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D
D/P (XC3000) pin
이것은 두가지 기능의 핀이다. 입력으로써는 프로그램된 디바이스의 재 프로그램을 초기화한다. 출력으로서는 프로그램밍의 진행이 완료되었음을 표시한다.
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daisy chain
daisy chain은 하나 이상의 bitstream을 연결한 것이다. PROM은 daisy chain board에 연결된 여러개의 FPGA를 프로그램하는데 사용될 수 있다.
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DC2NCF
DC2NCF (design constraints to netlist constraints file)을 의미하며, Synopsys DC file에서 NCF (Netlist Constraints File) 로 변환하여주는 Utility이다. DC File은 constraint design을 할 수있는 Synopsys Setup file이다.
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debugging
Debugging은 디바이스가 circuit에서 정상적으로 동작하는지를 확인하기 위해 프로그램된 디바이스의 상태를 검사하거나 다시 읽어들이는 과정이다.
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DIN pin
FPGA에서 DIN핀은 직렬 모드에서 bitstream을 받아들인다. XChecker cable상에서 bitstream 데이터를 제공하고 목적 FPGA의 DIN핀에 연결한다.
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DONE (Spartan/XC4000/XC5200) pin
이것은 두가지 기능의 핀이다. 입력으로써는 전체 회로 시작을 지연시키거나 출력핀이 가능해지도록 프로그램될 수 있다. 출력으로써는 프로그램밍의 진행이 완료되었음을 표시한다. 주의:Virtex 디바이스에서는 DONE_CFG으로 명칭된다.
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downloading
Downloading은 디바이스에 bitstream 데이터를 보냄으로써 디바이스를 프로그램밍하는 처리이다.
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E
EDIF
EDIF는 회로의 netlist를 지정하기위해 산업 표준 파일인 Electronic Data Interchange Format의 약자이다. 이것은 third-party의 회로설계용 툴에 의해 생성된다.
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EXORmacs (Motorola)
Xilinx 툴에서 제공되는 PROM 형식이다. 최대 번지는 16,777,216이다. 이 형식은 최대 (8 x 16,777,216) = 134,217,728 bits의 PROM 파일을 지원한다.
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external clock
external clock은 동기식 모드 debugging동안 목적 board로부터 XChecker가 사용하는 시스템 clock이다. external clock을 사용하기위해서 시스템 clock을 CLKI핀을 사용하는 XChecker cable에 연결하고 CLKO핀을 사용하는 FPGA 디바이스에 XChecker Clock을 연결하라.
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F
fitting
Fitting은 CPLD에 회로도로부터 물리적인 macrocell 위치에 회로를 놓는 처리이다. Routing은 모든 회로신호가 연결가능한 UIM 구조때문에 자동적으로 수행된다.
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G
GND pin
GND핀은 ground 핀이다.
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group
group 은 bus를 형성하는 공통신호의 집합이다. counter의 경우 예를들어 다른 신호들이 alias, group을 형성하기위해 묶일 수있는 실질적인 counter 값을 생성한다.
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guide file
guide file은 다음에 이어지는 place, route 혹은 fitting 과정에 사용될 FPGA는 이미 place and route가 되고 CPLD는 이미 fitting된 이전의 파일이다.
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Guided mapping
MAP과정에서 생성된 NCD file에 "guide"란 Option으로 사용되어진다. Guide file은 기배치 및 배선의 정보를 가리킨다.
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H
HDL
HDL은 Hardware Description Language의 약어이다. 요즘 가장 보편적인 HDL은 Verilog와 VHDL이 사용된다. 추상적인 상위 단계 기법을 사용하여 technology에 독립적으로 회로를 기술한다.
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HEX
HEX는 HEX형식에서 PROM 데이터의 단순한 text이다. 제한없는 데이터양을 가진다.
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hold time
Hold time은 latch 혹은 flip-flop의 데이터 입력이 올바르게 값을 유지하기 위해 안전한 상태를 가질 수 있는 clock event 기간이다.
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I
Implementation Tools
Xilinx Design Compile Tool로 제공되어지며, Tool에는 NGDBuild, MAP, PAR, AGDAnno, TRCE, NGD2 변환 Tool, BitGen, PROMGen, EPIC이 있다.
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INIT pin
INIT 핀은 전원이 켜진후 디바이스가 프로그래밍 데이터를 받을 준비가 될때 표시하는 디바이스 핀이다.
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instance
instance는 회로에서 혹은 netlist에서 지정한 gate나 계층적인 요소이다. "symbol" 용어는 schematic에서 종종 instance를 묘사한다. Instance는 핀과 net에 의해 상호 연결된다. instance에서 net 연결선을 통한 port가 핀이다. 가장 최하위의 요소로 펼쳐진 회로는 기초적인 instance를 사용한것으로 기술된다.
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internal XChecker clock
internal XChecker clock은 XChecker의 내부이고 XChecker CLKO pin에 의해 debug될 디바이스에 적용될 수있다.
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IOB (input/output block)
IOB FPGA 디바이스의 입출력 기능을 구현하는 기본적 요소의 집합이다.
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L
.ll file
.ll 파일은 latches, flip-flops, IOB의 입출력 등의 저장 요소의 bitstream위치를 표시하는 회로 배치 파일이다. Hardware Debugger는 이 파일의 신호 값을 readback bitstream안에 놓기위해 사용한다.
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LCA file
LCA file은Xilinx의 이전 Software (XACT)의 Mapping 결과의 file이다.
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LCA2NCD
LCA2NCD는 LCA file에서 NCD file로 변환하여주는 Utility이다. NCD file은 LCA2NCD에서 생성된 배치, 배선이 완료된 file로 EPIC에서 볼 수 있으며, Timing Analyzer 및 Back-Annotation이 가능하다.
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loading direction
Loading direction은 PROM에 저장될 데이터 주소의 방향이다. Up direction에서 데이터는 오름차순으로 저장된다. Down direction에서 데이터는 내림차순으로 저장된다.
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Locking
Lock placement는 디자인상에 constraint로 배치된 모든 component를 사용하며, 여기서 Locking이 적용된 component는 Unplace, Move, Delete 할 수 없다.
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LogiBLOX
Counter, Shift Register, Multiplexer등과 같은 High level Mudule을 만들어주는 Xilinx Design Tool이다.
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Logic Block Editor
Logic Block Editor는 사용할 chip 계열을 선정한 후 그 내부 로직 디자인을 할 때 이용된다. Edit Block command는 Logic Block Editor에서 시작할 수 있다.
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logic icon
logic icon은 flip-flop, buffer, register등의 회로 원천의 그림적인 표현이다.
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logic synthesis
logic synthesis는 일반적으로 Verilog, VHDL 회로의 상위 단계 기술로부터 시작하는 처리이고 기본요소를 포함한 라이브러리를 사용한 하위 단계 기술을 생성하는 처리이다.
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M
Macro
Macro란 Component간, 즉 Primitive cells, flip-flops, latchs들간의 net로 구성되어져 High level function이 구현된 것을 의미하며 Adder, subtractor, divider의 예를 들 수 있다. 또한 Macro는 Soft macro와 RPM으로 나눌 수 있다. Macro는 unplaced & unrouted, partially PAR or fully PAR이 가능하다.
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mapping
Mapping은 디바이스에 회로 기능을 실질적으로 구현하는 특정한 물리적 요소에 회로의 논리 요소를 할당하는 과정이다.
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MCS file
MCS file은 PROMGen 프로그램에서 Intel MCS-86 Hex format으로 생성되며, 일반적인 PROM HEX format이다.
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MCS-86 (Intel)
MCS-86은 Xilinx툴에서 지원되는 PROM 형식이다. 최대 주소는 1,048,576이다. 이 형식은 최대 (8 x 1,048,576) = 8,388,608 bit의 PROM 파일을 지원한다.
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MDF file
MDF file은 다자인이 Mapping된 후 Logic이 어떻게 분배되었는지 설명된 File이며, Xilinx software에서 guide mapping option으로 사용된다.
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MFP File
MFP file은 설계자의 Floorplan대로 디자인상의 로직 배치, Mapping control, Floorplanner에 의해 생성된다.
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MRP file
Mapping과정 후 생성되는 MRP file은 Mapping과정의 정보가 ASCII file로 저장된다.
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N
NCD file
NCD (Netlist circuit discription) file은 Map, LCA2NCD, PAR, EPIC 과정 후 생성된 Design file이며, flat physical design database이나, PAR과정이 수행된것과 아닌 것이 있다.
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NCF file
NCF file은 DCN2NCF program이나 synthesis vendor toolset에서 만들어지며, Toolset안의 constraint가 포함한다. EDIF2NGD나 XNF2NGD가 NCF file내의 constraint를 read하고, NGO file에 constraint를 add할 수 있다.
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net
net은 두개 또는 그 이상의 symbol들의 핀들을 연결하는 logical connection을 의미하는데 routing과정을 통하여 wire라 불리는 FPGA상의 실제적 결선으로 변환된다.
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NGA file
NGA (native generic annotated) 파일은 NGDAnno 실행에서 발생된 출력이다. NGA 파일은 적절한 NGD2 번역 프로그램에 이어지는 입력이다.
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NGC File
디자인상의 Module단위의 compile된 Binary file이며, NGDBuild program에 의해 EIDF나 XNF file없이도 직접 Read할 수 있다. HDL design Flow의 예를 들면, LogiBLOX program은 각 Module당 NGC file을 생성해 사용한다.
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NGD file
NGD (native generic database) 파일은 NGDBuild 실행으로 발생되는 출력이다. NGD 파일은 회로가 처음 생성될때 사용된 계층과 계층을 푸는 낮은 단계의 자일링스 기본요소에 관하여 표현된 회로의 논리적인 기술을 포함한다.
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NGD2EDIF
NGD2EDIF는 라우팅 되기 전이나 후의 시뮬레이션을 하기위한 자일링스 기본적인 라이브러리 집합에 관하여 EDIF 2.1.0의 네트리스트를 생성하는 프로그램이다.
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NGD2VER
NGD2VER는 회로도를 시뮬레이션용인 자일링스 시뮬레이션 기본적요소에 관하여 회로의 네트리스트 기술을 포함하는 Verilog HDL로 번역하는 프로그램이다.
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NGD2VHDL
NGD2VHDL는 회로도를 시뮬레이션용인 자일링스 시뮬레이션 기본적요소에 관하여 회로의 네트리스트 기술을 포함하는 Vital 3에 따르는 VHDL로 번역하는 프로그램이다.
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NGDAnno
NGDAnno program은 physical NCD file에서 logical NGD file에 delay, setup-hold time, pulse width를 분배해주는 program으로, NGM file로부터 Mapping information을, NCD file로부터 timing information을 merge하여 NGA file에 저장한다.
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NGDBuild
NGDBuild 프로그램은 XNF나 EDIF 형식의 네트리스트 파일을 읽고 논리적인 회로를 기술하는 NGD 파일을 생성하는데 필요한 모든 단계를 수행한다.
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NGM file
NGM (native generic mapping) 파일은 MAP 실행으로 발생된 출력이고 회로에 대한 할당 정보를 포함한다. NGM 파일은 NGDAnno 프로그램의 입력 파일이다.
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number of clock cycles
number of clock cycle은 snapshot과 snapshot사이에 존재하는 clock의 수를 나타내는데 synchronous mode debugging과정에서, 복수개의 snapshot을 추출할 때, number of snapshot이 각각의 snapshot을 추출하는 기준점으로 사용된다.
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O
one-to-one logic
Xilinx FPGA device에서 one-to-one logic은 design 입력단계에서의 logic과 device에 구현된 logic사이의 일대일 상관관계를 의미한다. 일례로 회로도에서 3개의 Inverter를 입력하였다면 program된 device상에도 상응하는 3개의 inverter가 위치한다. 이러한 상관관계는 back-annotation된 timing delay의 정확성을 제고하며, 입력된 design과 구현된 device상의 logic과 일치된다는 것을 보장한다.
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optimization
Optimization은 디자인 size를 감소 시키거나 speed를 증가 시키는 과정이다.
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P
pad
pad란 IC의 Silicon과 Package Frame간을 연결하기 위한 bonding pad를 의미한다. chip상의 모든 신호들은 반드시 이pad를 통해 입력되거나 출력되게 되어있다. pad는 chip의 package상의 pin에 연결되어 있어서 signal들이 IC package로 입력 또는 출력될 수 있게 되어있다.
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PAR (Place and Route)
PAR는 회로를 배치하고 연결하여 NCD 파일을 출력하는 프로그램이다. PAR에 의해 생성된 NCD 파일은 다시 반복되는배치와 연결을 위한 참고 파일로 사용될 수 있다. NCD 파일은 또한 비트스트림 발생기인 BitGen에 의해 사용되어 질 수 있다.
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path delay
경로 지연시간은 신호가 경로를 통하여 전해지는데 걸리는 시간이다.
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PCF file
PCF 파일은 MAP 프로그램의 출력 파일이다. MAP 프로그램에의해 생성되는 물리적인 제한뿐 아니라 사용자에 의해 정의된 물리적인 제한을 포함한 ASCII 파일이다. 사용자는 EPIC안에서 PCF 파일을 편집할 수 있다.
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physical Design Rule Check (DRC)
물리적인 회로 규칙 검사는 회로에서 논리적이고 물리적인 오류를 발견하기 위한 일련의 검사이다. 물리적인 회로 규칙 검사는 EPIC, BitGen, PAR 그리고 Hardware Debugger로 부터 적용된다. 기본적으로, 물리적인 회로 규칙 검사는 현재 작업 장소에 쓰여진다.
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physical macro
물리적인 매크로는 특정한 디바이스군의 요소로 부터 생성된 논리적 기능이다. 물리적인 매크로는 확장자 .nmc 파일로 저장된다. 물리적인 매크로는 EPIC이 매크로 모드일때 생성된다.
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pin
핀은 심볼의 핀이나 패키지의 핀 일 수 있다. 패키지핀은 IC의 내부와 외부로 신호를 주고받는 IC패키지상의 물리적인 연결기이다. 인스턴스 핀으로 언급되는 심볼핀은 네트에 인스턴스의 연결점이다. pin은 Chip의 package상의 pin 또는 회로상의 symbol의 pin을 가리킨다. Package pin은 signal들이 chip으로 들어오거나 나가는 창구역할을 하는 package상의 pin이며, symbol pin은 회로상에서 net와 해당 symbol의 내부와의 연결 point이다.
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pinwires
핀와이어는 CLB, IOB등의 핀에 직접 연결된 연결선이다.
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place effort
Place effort는 Flow Engine에서 실행시간과 placement효능의 상관관계를 지정하는 사용자 정의 parameter이다. effort가 high이면 효능은 높아지지만 실행시간은 길어진다.
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placer
placer는 설계한 logic을 사용하고자 하는 목표 FPGA chip상의 특정위치로 배치하는 역할을 수행한다.
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placing
Placing은 device cell상의 물리적 위치에 디자인상의 logic을 할당, 위치시키는 과정이다.
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primitive
primitive는 silicon상의 기본적인 component에 직접 mapping되는 logic element이다.
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probing
Probing은 FPGA의 상태를 검사하는 과정이다.
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PROG pin
PROG핀은 XChecker의 pin으로 reprogram펄스를 XC4000, XC5200, Virtex device의 PROG pin에 공급한다.
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programming
Programming은 설계한 logic을 FPGA상에 형성하는 작업을 수행한다.
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PROM
PROM은 programmable read-only memory의 약자이다.
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PROM file
PROM file은 하나 또는 그 이상의 BIT file이나 datastream file로 구성되는데, PROM file의 규격에는 Intel MCS-86, Tektronics TEKHEX, Motorola EXORmacs, HEX 등의 네 가지가 있다. PROM file은 bitstream의 길이에 대한 정보를 포함하는 header와 FPGA의 logic을 구성하는데 필요한 구조 (frame) 와 control에 관한 정보로 구성된다. PROM file로는 하나 또는 복수 개의 device를 프로그램 할 수 있다.
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R
RBT file
RBT파일은 BIT 형식의 원시 file로 ASCII버전의 BIT 파일이다.
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RD pin
RD핀은 XChecker의 readback data pin이다.
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readback
FPGA device에 download된 Logic Data를 Computer로 읽어 들이는 과정. Readback에는 두 가지 Type이 존재한다. 첫째, FPGA에 Download된 configuration bits를 읽어들여 다운로드가 바르게 되었는지를 검증하기 위한 Readback. 둘째, 동작되고 있는 FPGA상의 메모리 요소나 CLB의 출력, IOB의 출력 상태를 읽어 들여서 디바이스가 원하는 대로 동작하고 있는가를 확인하기 위해 Readback.
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route effort
Flow Engine (Place & Router Tool인 Design Manager의 Sub-Tool)에서 run-time 시간과 routing효율과의 관계를 설정하는 User 파라미터이다. (High Effort를 설정하면 효율은 높아지지만 시간은 많이 소요된다.)
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route-through
사용되거나 사용되지않는 CLB 를 위치를 경유할 수 있는 연결을 route-through라 불린다. 사용자는 EPIC에서 route-through를 수작업으로 할 수 있다. Route-through는 반면 사용될 수 없는 라우팅 자원을 사용자에게 제공한다.
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router
디자인의 net를 생성하기 위해 모든 적합한 pin들을 연결한다.
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routing
logic net들을 FPGA상에 logic cell들을 연결하기위해 존재하는 물리적인 wire로 할당하는 과정. FPGA에서 로직 셀들간을 연결하여 논리적인 네트를 물리적인 연결선에 부분적으로 할당하는 처리.
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RPM
Relationally placed macro의 약자로 logic을 구성하는 primitive들의 chip상에서의 공간적인 위치 관계를 정의하는 매크로이다.
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RST pin
Configuration된 후에 target FPGA의 내부 Latch나 Flip-Flop을 reset시키기위해 Low level를 인가할 수 있는Xchecker의 pin.
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RT pin
Xchecker의 readback trigger pin.
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S
schematic
User가 생성하였거나 library로 제공되는 Component를 사용하여 디자인을 계층적 그림으로 표현한 것을 말한다 (회로도).
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script
Design Flow에 있어서 일련의 과정들을 자동적으로 수행하기 위하여 일련의 명령어들을 file로 작성한 것.
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SDF
Standard Delay Format, Timing Simulation에 사용되는 timing 정보를 나타내는 industry standard file format.
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serial PROM
Single bit의 Data Port를 통해 Data를 Read할 수 있는 PROM이다.
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setup time
Latch나 Flip-Flop에서 Data가 안정되게 Catch되는 것을 보장하기 위하여 Clock Event 발생에 앞서 일정기간동안 입력 Data가 안정된 상태로 유지되어야 하는 시간.
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snapshot
FPGA의 동작중의 특정 순간에 readback된 Data로 Memory의 상태 값, CLB 출력 또는 IOB의 입출력 값을 포함하는 Data.
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states
특정 readback에 나타난 해당 device의 메모리 요소 (Flip-Flop, Latch, RAM, CLB출력, IOB)에 저장된 값을 의미한다. 각각의 state는 특정한 논리값에 해당한다. 특별한 readback 시간동안 디바이스의 상태를 표현하는 디바이스의 기억소자, 즉 flip-flops, RAMs, CLB outputs, IOBs에 저장된 값. 각각의 상태에서는 논리적인 값의 특정한 집합과 일치한다.
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static timing analysis
design network의 특정 point로부터 point까지의 delay를 분석하는 것.
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status bar
현재 선택하였거나 수행중인 명령의 진행 상태를 보여주는 창으로, Tool의 하단에 위치한 영역을 말한다.
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synchronous debugging
XChecker cable을 사용하여 Clock에 대한 적극적인 제어를 행하는 디버깅 모드.
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synthesis
Logic synthesis를 참조하시오.
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T
TCK pin
XC9500 디바이스의 boundary scan port에 clock를 공급하는 Xchecker pin. Xchecker cable로 boundary scan port를 제어하기 위해서는 반드시 JTAG 소프트웨어가 사용되어야 한다.
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TDI pin
boundary scan chain으로부터 data를 받아들이는 Xchecker pin. Xchecker cable로 boundary scan port를 제어하기 위해서는 반드시 JTAG 소프트웨어가 사용되어야 한다.
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TEKHEX (Tektronix)
Xilinx에 의해 지원되는 PROM format으로 최대 어드레스는 65,536이다. 이 format은 8x65,536 = 524,288bit까지의 PROM file을 지원한다.
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timing
Timing Process는 logic cell과 routing된 net들에 의해 형성된 delay를 계산하는 과정이다.
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Timing constraints
타이밍 제약들은 설계에 경로들의 주어진 집합에서 최대 허용할 수 있는 지연의 사용자 시방서이다. 타이밍 제약들은 Schematic 혹은 사용자 제약 파일 (UCF)에서 기입할 수 있다.
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TMS pin
TMS 핀. TMS 핀은 XChecker 핀이다. 이 출력은 바운더리 스캔 상태 기기 모드를 구동한다. JTAG 소프트웨어는 XChecker 케이블에서 바운더리 스캔 포트를 구동해야 한다.
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Toolbar
도구막대는 윈도우의 위에서 메뉴 막대 아래에 위치한다. 그것은 가장 일반적으로 사용된 명령들의 실행을 위해 클릭하며 버튼의 시리즈를 포함한다. 이 버튼들은 메뉴 명령들에 대한 대안이다.
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Toolbox
도구상자는 Design Manager 주 윈도우에 위치한다. 그것은 이런 툴들을 부르기 위해 버튼의 시리즈를 포함한다.
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Top-down design
하양식 설계는 추상 관념의 가장 높은 수준과 차차 설계 밑에 있는 블록들을 가지고 설계를시작한다.
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TRCE
TRCE는 이용가능한 타이밍 제약조건을 사용한 회로상의 타이밍 분석을 자동적으로 수행할 프로그램이다. TRCE의 입력은 map된 NCD파일이고 선택적으론 PCF 파일이다. TRCE의 출력은 사용자의 회로가 타이밍 조건들이 얼마나 잘 맞았는지 표시하는 ASCII형식의 타이밍 보고서이다.
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TRIG pin
TRIG 핀. TRIG 핀은 XChecker 외부의 트리거 핀이다. 그것은 디바이스에 존재하는 디버그의 Readback을 시작하기 위한 Hardware Debugger 원인이다.
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Trigger
트리거는 외부에서 오는 신호이다. 그것은 Snapshot을 읽기 위해 Hardware Debugger로 전한다.
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TTY
TTY는 원문의 명령어 줄 인터페이스이다.
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TWR file
TWR 파일은 TRCE 프로그램의 출력이다. TWR 파일은 회로가 처음 생성될때 사용된 계층에 관한것과 계층을 푼 좀 더 낮은 단계의 xilinx기본요소에 관한, 둘 모두가 표현된 회로의 논리적인 기술을 포함한다.
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U
UCF file
UCF는 사용자가 지정한 논리적인 제약조건을 포함한다.
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Universal Interconnect Matrix (UIM)
UIM은 CPLD 디바이스들을 위한 배선 매트릭스이다. 이것은 충분히 모든 출력은 모든 입력에 배선하며 모든 설계의 100% Routability 보증을 파플레이트 교환 매트릭스는 허용한다.
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V
VCC pin
VCC 핀. 전원 (5 Volts).
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Verification
검증은 디바이스의 구성 데이터를 역으로 읽기 그리고 그것을 본래의 설계와 비교하여 처리한다.
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Verilog
Verilog는 일반적으로 사용된 하드웨어 기술 언어이다. 그것은 디지털 시스템 모형을 위해알고리즘의 수준부터 게이트 수준까지 추상 관념 범위의 많은 수준에서 사용하였다.
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VHDL
VHDL은 VHSIC Hardware Description Language를 위한 머릿 글자말이다. (VHSIC은 Very High-Speed Integrated Circuits의 머릿 글자말이다.) 이것은 하드웨어 기술 언어이며 디지털 시스템 모형을 위해 알고리즘의 수준부터 게이트 수준까지 추상 관념 범위의 많은 수준에서 사용하였다.
[TOP]
W
Waveform
Hardware Debugger에서 Waveform은 하나 혹은 더 많은 Snapshot 그래프의 표현이다. 각 Snaopshot은 디바이스 메모리 소자의 개개의 상태를 표현한다.
[TOP]
WIR file
WIR 파일. WIR파일은 중간의 설계 파일이다. 그것은 Viewlogic 디자인 툴이 만든다.
[TOP]
wire
wire는 네트이거나 신호이다.
[TOP]
Workspace
PROM File Formatter에서 Workspace는 프레임과 빈 데이터 스트림이다. 데이터 스트림에 파일을 추가하였을때 수평 화살은 파일의 연결을 가르킨다.
[TOP]
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