PLD로 Latch를 만들려면?
>#1561 서용석 (sys6417 )
>[질문]22v10 에서 latch는 어떻게하나요? 02/05 01:06 8 line
>
>안녕하세요?
>초보 질문 드립니다.
>22v10 에서 한개의 핀입력으로 출력을 f/f형태로 쓰려고 하는데요.
>예로 13번 핀을 사용해서 15번핀을 출력으로 쓸때,13번 핀을 로우로
>했을때
>15번핀이 high가 되고 13핀을 high로 해도 그대로 유지 해야 하고요.
>13핀을 다시 low하면 15번핀이 low가되도록 해야하는데 어렵군요.
>아시는 분들의 조언 부탁 드립니다.
>그럼..
위의 질문을 보니 뭔가 PLD에 대한 오해가 있는듯 합니다. 보통 PLD 를 이용해서 설계할때 디지털 논리 소자들 (예를들면 NOT, AND, OR같은)을 떠올리게 마련입니다. 그런데 이것은 어디까지나 등가회로일 뿐이라는 것을 아셔야 합니다. 22V10의 데이타 쉬트를 보면 쉽게 이해가 갈 것입니다.
AND/OR Array부분에 논리함수의 등가식을 Program 해 넣는다는 뜻이며 이곳에 Latch회로 따위를 넣을수 없습니다. 이부분은 ROM이라고 생각하시면 됩니다. 즉 Feed-Back 회로의 구성이 불가능한 구조에 Latch를 구성한다는 것은 애당초 불가능하다는 거지요.
위의 구조에서 볼 수 있듯이 출력단에 F/F이 있습니다. F/F에는 Edge trigger 방식의 RESET/PRESET이 있는 F/F이 포함되어 있읍니다. 따라서 질문과 같이 Level Sensitive Latch를 구성할수 없읍니다. 내용을보니 Falling Edge Trigger 방식의 F/F를 고려하시고 RESET/PRESET를 어떻게 할 것인지 지정하는게 좋습니다.
VHDL로 하면 다음과 같습니다.
library ieee;
use ieee.std_logic_1164.all;
entity toggle is
port ( b : out std_logic;
rst : in std_logic;
clk : in std_logic );
end toggle;
architecture behave of toggle is
begin
process (rst, clk)
variable vb : std_logic;
begin
if (clk='0' and clk'event) then
if (rst='1') then
vb := '1';
else
vb := not vb;
end if;
end if;
b <= vb;
end process;
end behave; |
만일 Level Sensitive 하게
process (rst, clk)
variable vb : std_logic;
begin
if (clk='0') then
if (rst='1') then
vb := '1';
else
vb := not vb;
end if;
end if;
b <= vb;
end process; |
라고 하면 합성은 되지만 22V10과 같은 PLA Device에 Fitting하는데 에러가 납니다.
mailto:goodkook
CSA & VLSI Design Lab. Kyunghee Univ
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