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PALACE™ Physical Synthesis by Magma®
Why Physical Synthesis?
현대의 전자 시스템들은 디바이스의 가장 높은 성능과 스피드를 위한 요구들을 FPGA에 두고 있다. HDL 또는 Schematic 디자인이 완료되면，사용자들은 개발 툴들이 디자인을 최적화할 것을 기대하며，성능 향상을 위하여 FPGA의 실리콘 구조를 최대한 이용하게 된다.
PALACE (Physical And Logical Automatic Compilation Engine) AE (Actel Edition)은 Actel 의 Proasic Plus 디바이스로부터 소스 디자인의 수정 없이 최단의 시간으로 최상의 성능을 만들어 주는데 도움을 준다.
PALACE AE은 디바이스 상의 셀(cell) 구조에 맞추어 최상의 로직으로 압축하여 이를 통해 자동 배치(placement)가 이루어지며 또한 물리적인 연결과정 프로세스를 통하여 로직 간의 최단 연결(routing) 과정을 수행한다. 대부분의 디자인들에서 디자인 수정, 레이아웃(place and route) 시 수동적인 간섭 없이 설계된 디자인의 높은 압축 및 성능 향상을 보이고 있다.
PALACE AE는 프로트엔드(Front-end)로는 Actel 디바이스를 지원하는 모든 합성툴(synthesis tool)의 EDIF netlist와 인터페이스를 이룰 수 있으며 백엔드(Back-end)로는 자동배치배선연결(Placement and Route) 및 타이밍 분석을 위한 Actel의 Designer 소프트웨어로 연결되어 진다. 기존의 HDL Synthesis에서 Actel의 designer로 가는 단계에 한번 더 로직 및 성능향상을 위하여 사용하게 된다.
PALACE의 옵션으로는 타이밍을 위한 옵션과 로직 사이즈에 위한 옵션으로 분리되어 있어 FPGS의 용량 및 디자인 성능에 따라 보다 나은 결과를 가져올 수 있다.
PALACE Flow
Obtaining PALACE
PALACE AE는 ACTEL Libero IDE 안에 포함되어 있으며 Project Manager와 통합하게 되고，Libero IDE 의 Design Flow Window에 의해 관리된다. 또한 Libero IDE에는 시뮬레이션을 위한 Mento의 modelsim, 합성을 위한 Synplicity의 Synplify, 테스트 벤치 생성을 위한 WaveFormer Lite, 그리고 Layout을 위한 Actel의 Designer Series를 포함하고 있는 FPGA 개발 환경을 가지고 있다.
Designer만 사용하는 사용자들은 독립적으로 PALACE AE를 사용할 수 있으며，윈도우 (Windows), 레드헷(RedHat) Linux와 Solaris 버전이 있으며，라이센스 또한 node lock, floating 버전으로 사용이 가능하다. PALACE AE 소프트웨어는 CD-ROM 및 Actel에서 다운로드할 수 있다.
다운로드 사이트
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